fixed logic for Evalfit peripheral
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César Pedraza
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c48feff62c
commit
5fbd9db02f
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@ -3,15 +3,15 @@
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-- Evalua un arbol de 5 pentarboles, por ahora es valido hasta para *** 14 variables ***
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-- Funciona hasta con 14 vars.
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-- mapa:
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-- 0 - 0x3F Cromosoma
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-- 0 - 0x3F Cromosoma (cada uno con 64-bit)
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-- 0x40 - 0x13F Objetivo. 16384 bits. Se empieza por el bit 0 MSB.
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-- Cromosoma en memoria
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-- bit bit Contenido
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-- Mapa de cromosoma:
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-- bit bit Contenido
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-- 28 a 31 Nivel del arbol
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-- 32 a 47 LUT o tabla del arbol
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-- 48 a 63 Variables de entrada del arbol (4 bits por variable)
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-- 32 a 47 LUT o tabla del arbol LUT(32)MSB, LUT(47)LSB,
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-- 48 a 63 Variables de entrada del arbol (4 bits por variable) 48-51 MSB, 60-63 LSB
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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@ -25,12 +25,12 @@ entity evalfit_peripheral is
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Port ( clk, reset, habilita: in STD_LOGIC;
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maxcombs : in STD_LOGIC_VECTOR (0 to 15);
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nivel_max : in STD_LOGIC_VECTOR (0 to 3);
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peripheral_mem_in : in STD_LOGIC_VECTOR (0 to 63);
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peripheral_mem_en : out std_logic;
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||||
peripheral_mem_out : out STD_LOGIC_VECTOR (0 to 63);
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||||
peripheral_mem_we : out STD_LOGIC;
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||||
peripheral_mem_addr : out STD_LOGIC_VECTOR (0 to 8);
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||||
evalfit3_estado : out std_logic_vector(0 to 7);
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||||
peripheral_mem_in : in STD_LOGIC_VECTOR (0 to 63);
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||||
peripheral_mem_en : out std_logic;
|
||||
peripheral_mem_out: out STD_LOGIC_VECTOR (0 to 63);
|
||||
peripheral_mem_we : out STD_LOGIC;
|
||||
peripheral_mem_addr: out STD_LOGIC_VECTOR (0 to 8);
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||||
evalfit3_estado : out std_logic_vector(0 to 15);
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||||
errores : out STD_LOGIC_VECTOR (0 to 15);
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fin_ack : out std_logic;
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reg0_s : out STD_LOGIC_VECTOR (0 to 31);
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@ -54,7 +54,7 @@ begin
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when "0101" => return ent(10);
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when "0110" => return ent(9);
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when "0111" => return ent(8);
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when "1000" => return ent(7);
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||||
when "1000" => return ent(7);
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||||
when "1001" => return ent(6);
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||||
when "1010" => return ent(5);
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when "1011" => return ent(4);
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@ -95,7 +95,7 @@ signal ep, es: estado;
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signal nivel, nivel_sig, nivel_reg: std_logic_vector(0 to 3);
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signal c1, c1_sig, c2, c2_sig, c3, c3_sig, c4, c4_sig: std_logic_vector(0 to 1);
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||||
signal conta, conta_sig, conta2, conta2_sig: std_logic_vector(0 to 15);
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||||
signal estado_evalf3, estado_evalf3_sig: std_logic_vector(0 to 7);
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||||
signal estado_evalf3, estado_evalf3_sig: std_logic_vector(0 to 15);
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||||
signal peripheral_mem_addr_aux, peripheral_mem_addr_sig, peripheral_mem_addr_crom_sig,peripheral_mem_addr_crom : STD_LOGIC_VECTOR (0 to 8);
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||||
begin
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@ -132,18 +132,20 @@ peripheral_mem_we <= '0';
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peripheral_mem_en <= '0';
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errores_sig <= errores_aux;
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||||
nivel_sig <= nivel_reg;
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estado_evalf3_sig <= x"FF";
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||||
estado_evalf3_sig <= x"FFFF";
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||||
case ep is
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when reset1 => --poner la memoria a 0000
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||||
WE_n2_sig <= "1111";
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||||
WE_n3_sig <= "1111";
|
||||
WE_n4_sig <= "1111";
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||||
conta2_sig <= (others => '0');
|
||||
estado_evalf3_sig <= x"0001";
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||||
es <= reset2;
|
||||
when reset2 =>
|
||||
DI_n2 <= "0000";
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||||
DI_n3 <= "0000";
|
||||
DI_n4 <= "0000";
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||||
estado_evalf3_sig <= x"0002";
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||||
if(conta2 = maxcombs)then
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||||
WE_n2_sig <= "0000";
|
||||
WE_n3_sig <= "0000";
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||||
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@ -173,7 +175,7 @@ case ep is
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|||
es <= proceso;
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||||
peripheral_mem_en <= '1';
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||||
end if;
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||||
estado_evalf3_sig <= x"01";
|
||||
estado_evalf3_sig <= x"0003";
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||||
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||||
when proceso =>
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||||
peripheral_mem_en <= '1';
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||||
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@ -206,14 +208,14 @@ case ep is
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peripheral_mem_addr_sig <= peripheral_mem_addr_aux + 1;
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||||
peripheral_mem_addr_crom_sig <= peripheral_mem_addr_aux + 1;
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||||
nivel_sig <= nivel;
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||||
estado_evalf3_sig <= x"02";
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||||
estado_evalf3_sig <= peripheral_mem_in(48 to 63);--x"FFE" & nivel;----x"02";
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||||
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||||
when n1 =>
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||||
peripheral_mem_en <= '1';
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||||
c1_sig <= c1 + 1;
|
||||
peripheral_mem_addr_sig <= peripheral_mem_addr_aux;
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||||
es <= proceso;
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||||
estado_evalf3_sig <= x"03";
|
||||
estado_evalf3_sig <= x"0004";
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||||
|
||||
when n2 =>
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||||
WE_n2_sig(conv_integer(c2)) <= '1';
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||||
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@ -222,7 +224,7 @@ case ep is
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|||
peripheral_mem_addr_sig <= "001000000" + ('0' & conta(2 to 9));-- esto es para que evalue el pentarbol y guarde en memoria la salida
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||||
es <= precuenta;
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||||
conta2_sig <= (others => '0');
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||||
estado_evalf3_sig <= x"04";
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||||
estado_evalf3_sig <= x"0005";
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||||
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||||
when n3 =>
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||||
WE_n3_sig(conv_integer(c3)) <= '1';
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||||
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@ -231,7 +233,7 @@ case ep is
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|||
peripheral_mem_addr_sig <= "001000000" + ('0' & conta(2 to 9));--
|
||||
es <= precuenta;
|
||||
conta2_sig <= (others => '0');
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||||
estado_evalf3_sig <= x"05";
|
||||
estado_evalf3_sig <= x"0006";
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||||
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||||
when n4 =>
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||||
WE_n4_sig(conv_integer(c4)) <= '1';
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||||
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@ -240,7 +242,7 @@ case ep is
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peripheral_mem_addr_sig <= "001000000" + ('0' & conta(2 to 9));--
|
||||
es <= precuenta;
|
||||
conta2_sig <= (others => '0');
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||||
estado_evalf3_sig <= x"06";
|
||||
estado_evalf3_sig <= x"0007";
|
||||
|
||||
when precuenta =>
|
||||
WE_n2_sig <= WE_n2;
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||||
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@ -254,7 +256,7 @@ case ep is
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conta_sig <= conta;
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||||
conta2_sig <= conta + 1;
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||||
es <= cuenta;
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||||
estado_evalf3_sig <= x"07";
|
||||
estado_evalf3_sig <= x"0008";
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||||
|
||||
when cuenta =>
|
||||
DI_n2(conv_integer(c2)) <= salida_nivel(2);
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@ -292,7 +294,7 @@ case ep is
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|||
errores_sig <= errores_aux;
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end if;
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||||
estado_evalf3_sig <= x"08";
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||||
estado_evalf3_sig <= x"0009";
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||||
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||||
when final =>
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||||
if(nivel_reg = "0010")then
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||||
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@ -305,7 +307,7 @@ case ep is
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peripheral_mem_en <= '1';
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||||
peripheral_mem_addr_sig <= peripheral_mem_addr_crom;
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||||
es <= proceso;
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||||
estado_evalf3_sig <= x"09";
|
||||
estado_evalf3_sig <= x"000A";
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||||
when final2 =>
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||||
if(habilita = '1') then
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@ -314,7 +316,7 @@ case ep is
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es <= inicio;
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||||
end if;
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||||
fin_ack_sig <= '1';
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||||
estado_evalf3_sig <= x"0A";
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||||
estado_evalf3_sig <= x"000B";
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||||
when others => es <= inicio;
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||||
end case;
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@ -346,7 +348,7 @@ begin
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|||
peripheral_mem_addr_crom <= "000000000";
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||||
errores_aux <= (others => '0');
|
||||
nivel_reg <= "0000";
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||||
estado_evalf3 <= x"00";
|
||||
estado_evalf3 <= x"0000";
|
||||
elsif(rising_edge(clk))then
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||||
ep <= es;
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||||
c1 <= c1_sig;
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@ -29,12 +29,11 @@ module reg_bank(clk, reset, en, we, wdBus, rdBus, address, reg0, reg1, reg2, reg
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// Read control
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always @(posedge clk)
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if(reset)
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rdBus = 8'h00;
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||||
rdBus = 8'h00;
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||||
else begin
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||||
rdBus = reg_bank[address];
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||||
rdBus = reg_bank[address];
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||||
end
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// Store Inputs
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||||
always @(posedge clk)
|
||||
begin
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||||
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@ -67,7 +66,7 @@ module reg_bank(clk, reset, en, we, wdBus, rdBus, address, reg0, reg1, reg2, reg
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|||
reg_bank[20] = error[7:0];
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||||
reg_bank[21] = error[15:8];
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||||
reg_bank[22] = { 4'b0, status};
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||||
reg_bank[22] = {4'b0, status};
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||||
// reg_bank[23] = regMT[7:0];
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||||
// reg_bank[24] = regMT[15:8];
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@ -76,7 +75,6 @@ module reg_bank(clk, reset, en, we, wdBus, rdBus, address, reg0, reg1, reg2, reg
|
|||
end
|
||||
end
|
||||
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assign max_com[7:0] = reg_bank[26];
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assign max_com[15:8] = reg_bank[27];
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assign max_lev = reg_bank[28];
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