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Andres Calderon
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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EESchema Schematic File Version 2 date Mon 30 Aug 2010 10:27:20 AM COT
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File diff suppressed because it is too large
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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Sheet 4 8
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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Sheet 3 8
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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EELAYER 24 0
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Sheet 5 8
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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Sheet 7 8
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Sheet 7 9
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Date "30 aug 2010"
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12
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git commit
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EESchema-LIBRARY Version 2.3 Date: Mon 30 Aug 2010 10:27:20 AM COT
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|
# +1.2V
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#
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#
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@ -219,7 +219,7 @@ DEF ~GND #PWR 0 0 Y Y 1 F P
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F0 "#PWR" 0 0 30 H I C CNN
|
F0 "#PWR" 0 0 30 H I C CNN
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F1 "GND" 0 -70 30 H I C CNN
|
F1 "GND" 0 -70 30 H I C CNN
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DRAW
|
DRAW
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P 4 0 1 0 -50 0 0 -50 50 0 -50 0 N
|
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|
X GND 1 0 0 0 U 30 30 1 1 W N
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ENDDRAW
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ENDDEF
|
ENDDEF
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R?
|
R?
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|
SM0603
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SM0805
|
SM0805
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R?-*
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|
$ENDFPLIST
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DRAW
|
DRAW
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S -40 150 40 -150 0 1 12 N
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|
X ~ 1 0 250 100 D 60 60 1 1 P
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|
X ~ 2 0 -250 100 U 60 60 1 1 P
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ENDDRAW
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ENDDRAW
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File diff suppressed because it is too large
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File diff suppressed because it is too large
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EESchema Schematic File Version 2 date Sun 29 Aug 2010 04:56:18 PM COT
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EELAYER 24 0
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Sheet 1 8
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Sheet 1 9
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Date "30 aug 2010"
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$Sheet
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S 5950 5150 3350 4150
|
||||||
|
U 4C7BC2B2
|
||||||
|
F0 "FPGA, Port0, Port2, PROG IF" 60
|
||||||
|
F1 "FPGA_0_2_PROG.sch" 60
|
||||||
|
F2 "S6_TCK" I L 5950 6450 60
|
||||||
|
F3 "S6_TDI" I L 5950 6550 60
|
||||||
|
F4 "S6_TDO" O L 5950 6650 60
|
||||||
|
F5 "S6_TMS" I L 5950 6750 60
|
||||||
|
F6 "PROG_MISO[0..3]" B R 9300 9150 60
|
||||||
|
F7 "PROG_CCLK" O R 9300 9050 60
|
||||||
|
F8 "PROG_CSO" O R 9300 8950 60
|
||||||
|
F9 "NF_D[0..7]" B R 9300 8700 60
|
||||||
|
F10 "ETH_COL" B R 9300 5850 60
|
||||||
|
F11 "ETH_CRS" B R 9300 5750 60
|
||||||
|
F12 "NF_WE_N" O R 9300 8400 60
|
||||||
|
F13 "NF_ALE" O R 9300 8200 60
|
||||||
|
F14 "NF_CLE" O R 9300 8300 60
|
||||||
|
F15 "NF_CS1_N" O R 9300 8100 60
|
||||||
|
F16 "NF_RE_N" O R 9300 8500 60
|
||||||
|
F17 "NF_RNB" B R 9300 8600 60
|
||||||
|
F18 "SD_CLK" B R 9300 7550 60
|
||||||
|
F19 "SD_CMD" B R 9300 7650 60
|
||||||
|
F20 "SD_DAT[0..3]" B R 9300 7750 60
|
||||||
|
F21 "ETH_CLK" B R 9300 6950 60
|
||||||
|
F22 "ETH_RXC" B R 9300 5550 60
|
||||||
|
F23 "ETH_TXC" B R 9300 6550 60
|
||||||
|
F24 "ETH_TXD[0..3]" O R 9300 6650 60
|
||||||
|
F25 "ETH_TXEN" B R 9300 6750 60
|
||||||
|
F26 "ETH_TXER" B R 9300 6850 60
|
||||||
|
F27 "ETH_RXER" B R 9300 6450 60
|
||||||
|
F28 "ETH_RXDV" B R 9300 6350 60
|
||||||
|
F29 "ETH_RXD[0..3]" I R 9300 6250 60
|
||||||
|
F30 "ETH_RESET_N" B R 9300 5650 60
|
||||||
|
F31 "ETH_MDIO" B R 9300 5950 60
|
||||||
|
F32 "ETH_MDC" B R 9300 6050 60
|
||||||
|
F33 "ETH_INT" B R 9300 5400 60
|
||||||
|
$EndSheet
|
||||||
|
$Sheet
|
||||||
|
S 5950 700 3300 4200
|
||||||
|
U 4C7BC2A2
|
||||||
|
F0 "FPGA Port 1, Port 3 (DDR, USB)" 60
|
||||||
|
F1 "FPGA_1_3.sch" 60
|
||||||
|
F2 "USBD_VP" B R 9250 1850 60
|
||||||
|
F3 "USBD_SPD" B R 9250 1550 60
|
||||||
|
F4 "USBD_OE_N" B R 9250 1650 60
|
||||||
|
F5 "USBD_RCV" B R 9250 1750 60
|
||||||
|
F6 "USBD_VM" B R 9250 1950 60
|
||||||
|
F7 "M0_CKE" O L 5950 4100 60
|
||||||
|
F8 "M0_UDM" O L 5950 3850 60
|
||||||
|
F9 "M0_UDQS" O L 5950 3550 60
|
||||||
|
F10 "M0_BA[0..1]" O L 5950 3400 60
|
||||||
|
F11 "M0_CAS#" O L 5950 4450 60
|
||||||
|
F12 "M0_RAS#" O L 5950 4550 60
|
||||||
|
F13 "M0_WE#" O L 5950 4700 60
|
||||||
|
F14 "M0_LDM" O L 5950 3950 60
|
||||||
|
F15 "M0_LDQS" O L 5950 3650 60
|
||||||
|
F16 "M1_UDQS" O L 5950 1500 60
|
||||||
|
F17 "M1_UDM" O L 5950 1800 60
|
||||||
|
F18 "M1_LDQS" O L 5950 1600 60
|
||||||
|
F19 "M1_LDM" O L 5950 1900 60
|
||||||
|
F20 "M1_WE#" O L 5950 2650 60
|
||||||
|
F21 "M1_CKE" O L 5950 2050 60
|
||||||
|
F22 "M1_RAS#" O L 5950 2500 60
|
||||||
|
F23 "M1_CAS#" O L 5950 2400 60
|
||||||
|
F24 "M1_BA[0..1]" O L 5950 1300 60
|
||||||
|
F25 "M1_CS#" O L 5950 950 60
|
||||||
|
F26 "USBA_VM" B R 9250 1350 60
|
||||||
|
F27 "USBA_VP" B R 9250 1250 60
|
||||||
|
F28 "USBA_RCV" B R 9250 1150 60
|
||||||
|
F29 "USBA_OE_N" B R 9250 1050 60
|
||||||
|
F30 "USBA_SPD" B R 9250 950 60
|
||||||
|
F31 "M1_DQ[0..15]" B L 5950 1100 60
|
||||||
|
F32 "M0_CS#" O L 5950 3050 60
|
||||||
|
F33 "M0_DQ[0..15]" B L 5950 3200 60
|
||||||
|
F34 "M0_A[0..12]" O L 5950 3300 60
|
||||||
|
F35 "M1_A[0..12]" O L 5950 1200 60
|
||||||
|
F36 "M1_CLK" O L 5950 2150 60
|
||||||
|
F37 "M1_CLK#" O L 5950 2250 60
|
||||||
|
F38 "M0_CLK" O L 5950 4200 60
|
||||||
|
F39 "M0_CLK#" O L 5950 4300 60
|
||||||
|
$EndSheet
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 5900 9300 5900
|
10600 1950 9250 1950
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 5700 9300 5700
|
10600 1750 9250 1750
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 5500 9300 5500
|
10600 1550 9250 1550
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
4950 8050 5950 8050
|
4950 6650 5950 6650
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
5950 7850 4950 7850
|
5950 6450 4950 6450
|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
10650 4500 9300 4500
|
10650 9150 9300 9150
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 3450 9300 3450
|
10650 8100 9300 8100
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 3850 9300 3850
|
10650 8500 9300 8500
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
9300 8200 10650 8200
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
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Wire Bus Line
|
Wire Bus Line
|
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||||||
Wire Wire Line
|
Wire Wire Line
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Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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|
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Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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Wire Bus Line
|
Wire Bus Line
|
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|
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Wire Bus Line
|
Wire Bus Line
|
||||||
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|
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Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
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|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
|
||||||
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|
|
||||||
Wire Wire Line
|
|
||||||
4700 6400 5950 6400
|
|
||||||
Wire Wire Line
|
|
||||||
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|
|
||||||
Wire Wire Line
|
|
||||||
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|
|
||||||
Wire Wire Line
|
|
||||||
4700 4500 5950 4500
|
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
4700 3650 5950 3650
|
4700 3650 5950 3650
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
|
Wire Wire Line
|
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|
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|
||||||
|
Wire Wire Line
|
||||||
|
4700 2650 5950 2650
|
||||||
|
Wire Wire Line
|
||||||
|
4700 1800 5950 1800
|
||||||
|
Wire Wire Line
|
||||||
|
4700 1600 5950 1600
|
||||||
|
Wire Wire Line
|
||||||
|
4700 1500 5950 1500
|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
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|
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|
Wire Wire Line
|
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|
||||||
|
Wire Wire Line
|
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|
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|
||||||
|
Wire Wire Line
|
||||||
|
9300 6050 10600 6050
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
9300 6350 10600 6350
|
9300 6350 10600 6350
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
9300 7000 10600 7000
|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
9300 7300 10600 7300
|
9300 6950 10600 6950
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
10600 1050 9250 1050
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
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|
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|
||||||
Wire Wire Line
|
|
||||||
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|
|
||||||
Wire Wire Line
|
|
||||||
10650 5000 9300 5000
|
|
||||||
Wire Wire Line
|
|
||||||
10650 5200 9300 5200
|
|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
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|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
10600 7200 9300 7200
|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
9300 3000 10650 3000
|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10600 6700 9300 6700
|
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|
||||||
Wire Bus Line
|
Wire Bus Line
|
||||||
10650 4050 9300 4050
|
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|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 3650 9300 3650
|
10650 8300 9300 8300
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 3750 9300 3750
|
10650 8400 9300 8400
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 3950 9300 3950
|
10650 8600 9300 8600
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 4300 9300 4300
|
10650 8950 9300 8950
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 4400 9300 4400
|
10650 9050 9300 9050
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
5950 7950 4950 7950
|
5950 6550 4950 6550
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
5950 8150 4950 8150
|
5950 6750 4950 6750
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 5600 9300 5600
|
10600 1650 9250 1650
|
||||||
Wire Wire Line
|
Wire Wire Line
|
||||||
10650 5800 9300 5800
|
10600 1850 9250 1850
|
||||||
$Sheet
|
$Sheet
|
||||||
S 3750 7800 1200 700
|
S 3750 6400 1200 700
|
||||||
U 4C716A4D
|
U 4C716A4D
|
||||||
F0 "DBG_PRG" 60
|
F0 "DBG_PRG" 60
|
||||||
F1 "DBG_PRG.sch" 60
|
F1 "DBG_PRG.sch" 60
|
||||||
F2 "FPGA_TDO" B R 4950 8050 60
|
F2 "FPGA_TDO" B R 4950 6650 60
|
||||||
F3 "FPGA_TDI" B R 4950 7950 60
|
F3 "FPGA_TDI" B R 4950 6550 60
|
||||||
F4 "FPGA_TMS" B R 4950 8150 60
|
F4 "FPGA_TMS" B R 4950 6750 60
|
||||||
F5 "FPGA_TCK" B R 4950 7850 60
|
F5 "FPGA_TCK" B R 4950 6450 60
|
||||||
$EndSheet
|
$EndSheet
|
||||||
$Sheet
|
$Sheet
|
||||||
S 10750 8650 1100 1300
|
S 3750 8000 1100 1300
|
||||||
U 4C69ED5F
|
U 4C69ED5F
|
||||||
F0 "PSU" 60
|
F0 "PSU" 60
|
||||||
F1 "PSU.sch" 60
|
F1 "PSU.sch" 60
|
||||||
$EndSheet
|
$EndSheet
|
||||||
$Sheet
|
$Sheet
|
||||||
S 10650 2700 1050 1950
|
S 10650 7350 1050 1950
|
||||||
U 4C4227FE
|
U 4C4227FE
|
||||||
F0 "Non volatile memories" 60
|
F0 "Non volatile memories" 60
|
||||||
F1 "NV_MEMORIES.sch" 60
|
F1 "NV_MEMORIES.sch" 60
|
||||||
F2 "SD_CMD" I L 10650 3000 60
|
F2 "SD_CMD" I L 10650 7650 60
|
||||||
F3 "SD_CLK" I L 10650 2900 60
|
F3 "SD_CLK" I L 10650 7550 60
|
||||||
F4 "SD_DAT[0..3]" B L 10650 3100 60
|
F4 "SD_DAT[0..3]" B L 10650 7750 60
|
||||||
F5 "NF_D[0..7]" B L 10650 4050 60
|
F5 "NF_D[0..7]" B L 10650 8700 60
|
||||||
F6 "NF_ALE" B L 10650 3550 60
|
F6 "NF_ALE" B L 10650 8200 60
|
||||||
F7 "NF_CLE" B L 10650 3650 60
|
F7 "NF_CLE" B L 10650 8300 60
|
||||||
F8 "NF_WE_N" B L 10650 3750 60
|
F8 "NF_WE_N" B L 10650 8400 60
|
||||||
F9 "NF_CS1_N" B L 10650 3450 60
|
F9 "NF_CS1_N" B L 10650 8100 60
|
||||||
F10 "NF_RE_N" B L 10650 3850 60
|
F10 "NF_RE_N" B L 10650 8500 60
|
||||||
F11 "NF_RNB" B L 10650 3950 60
|
F11 "NF_RNB" B L 10650 8600 60
|
||||||
F12 "SPI_CLK" I L 10650 4400 60
|
F12 "SPI_CLK" I L 10650 9050 60
|
||||||
F13 "SPI_FLASH_CS#" I L 10650 4300 60
|
F13 "SPI_FLASH_CS#" I L 10650 8950 60
|
||||||
F14 "SPI_DQ[0..3]" B L 10650 4500 60
|
F14 "SPI_DQ[0..3]" B L 10650 9150 60
|
||||||
$EndSheet
|
$EndSheet
|
||||||
$Sheet
|
$Sheet
|
||||||
S 10650 4850 1100 1150
|
S 10600 900 1100 1150
|
||||||
U 4C5F1EDC
|
U 4C5F1EDC
|
||||||
F0 "USB" 60
|
F0 "USB" 60
|
||||||
F1 "USB.sch" 60
|
F1 "USB.sch" 60
|
||||||
F2 "USBA_SPD" B L 10650 4900 60
|
F2 "USBA_SPD" B L 10600 950 60
|
||||||
F3 "USBA_OE_N" B L 10650 5000 60
|
F3 "USBA_OE_N" B L 10600 1050 60
|
||||||
F4 "USBA_RCV" B L 10650 5100 60
|
F4 "USBA_RCV" B L 10600 1150 60
|
||||||
F5 "USBA_VP" B L 10650 5200 60
|
F5 "USBA_VP" B L 10600 1250 60
|
||||||
F6 "USBA_VM" B L 10650 5300 60
|
F6 "USBA_VM" B L 10600 1350 60
|
||||||
F7 "USBD_SPD" B L 10650 5500 60
|
F7 "USBD_SPD" B L 10600 1550 60
|
||||||
F8 "USBD_OE_N" B L 10650 5600 60
|
F8 "USBD_OE_N" B L 10600 1650 60
|
||||||
F9 "USBD_RCV" B L 10650 5700 60
|
F9 "USBD_RCV" B L 10600 1750 60
|
||||||
F10 "USBD_VP" B L 10650 5800 60
|
F10 "USBD_VP" B L 10600 1850 60
|
||||||
F11 "USBD_VM" B L 10650 5900 60
|
F11 "USBD_VM" B L 10600 1950 60
|
||||||
$EndSheet
|
$EndSheet
|
||||||
Text Notes 12850 10750 0 60 ~ 0
|
Text Notes 12850 10750 0 60 ~ 0
|
||||||
Copyright: Andres.Calderon@emQbit.com / Juan.Brinez@emQbit.com
|
Copyright: Andres.Calderon@emQbit.com / Juan.Brinez@emQbit.com
|
||||||
$Sheet
|
$Sheet
|
||||||
S 5950 2700 3350 5800
|
S 10600 5300 1300 1800
|
||||||
U 4C431A63
|
|
||||||
F0 "FPGA Spartan6" 60
|
|
||||||
F1 "FPGA.sch" 60
|
|
||||||
F2 "M1_CLK" O L 5950 4000 60
|
|
||||||
F3 "M1_CLK#" O L 5950 4100 60
|
|
||||||
F4 "M0_CLK" O L 5950 6050 60
|
|
||||||
F5 "M0_CLK#" O L 5950 6150 60
|
|
||||||
F6 "M0_A[0..12]" O L 5950 5150 60
|
|
||||||
F7 "M1_A[0..12]" O L 5950 3050 60
|
|
||||||
F8 "M0_DQ[0..15]" B L 5950 5050 60
|
|
||||||
F9 "M0_UDQS" O L 5950 5400 60
|
|
||||||
F10 "M0_LDM" O L 5950 5800 60
|
|
||||||
F11 "M0_LDQS" O L 5950 5500 60
|
|
||||||
F12 "M0_UDM" O L 5950 5700 60
|
|
||||||
F13 "M0_RAS#" O L 5950 6400 60
|
|
||||||
F14 "M0_WE#" O L 5950 6550 60
|
|
||||||
F15 "M0_CKE" O L 5950 5950 60
|
|
||||||
F16 "M0_CAS#" O L 5950 6300 60
|
|
||||||
F17 "M1_CAS#" O L 5950 4250 60
|
|
||||||
F18 "M1_CKE" O L 5950 3900 60
|
|
||||||
F19 "M0_CS#" O L 5950 4900 60
|
|
||||||
F20 "M1_CS#" O L 5950 2800 60
|
|
||||||
F21 "M1_WE#" O L 5950 4500 60
|
|
||||||
F22 "M1_RAS#" O L 5950 4350 60
|
|
||||||
F23 "M1_UDM" O L 5950 3650 60
|
|
||||||
F24 "M1_LDQS" O L 5950 3450 60
|
|
||||||
F25 "M1_LDM" O L 5950 3750 60
|
|
||||||
F26 "M1_UDQS" O L 5950 3350 60
|
|
||||||
F27 "M1_DQ[0..15]" B L 5950 2950 60
|
|
||||||
F28 "M1_BA[0..1]" O L 5950 3150 60
|
|
||||||
F29 "M0_BA[0..1]" O L 5950 5250 60
|
|
||||||
F30 "USBA_VM" B R 9300 5300 60
|
|
||||||
F31 "USBA_VP" B R 9300 5200 60
|
|
||||||
F32 "USBA_RCV" B R 9300 5100 60
|
|
||||||
F33 "USBA_OE_N" B R 9300 5000 60
|
|
||||||
F34 "USBA_SPD" B R 9300 4900 60
|
|
||||||
F35 "ETH_CLK" B R 9300 7900 60
|
|
||||||
F36 "ETH_RXC" B R 9300 6500 60
|
|
||||||
F37 "ETH_TXC" B R 9300 7500 60
|
|
||||||
F38 "ETH_TXD[0..3]" O R 9300 7600 60
|
|
||||||
F39 "ETH_TXEN" B R 9300 7700 60
|
|
||||||
F40 "ETH_TXER" B R 9300 7800 60
|
|
||||||
F41 "ETH_RXER" B R 9300 7400 60
|
|
||||||
F42 "ETH_RXDV" B R 9300 7300 60
|
|
||||||
F43 "ETH_RXD[0..3]" I R 9300 7200 60
|
|
||||||
F44 "ETH_RESET_N" B R 9300 6600 60
|
|
||||||
F45 "ETH_MDIO" B R 9300 6900 60
|
|
||||||
F46 "ETH_MDC" B R 9300 7000 60
|
|
||||||
F47 "ETH_INT" B R 9300 6350 60
|
|
||||||
F48 "SD_CLK" B R 9300 2900 60
|
|
||||||
F49 "SD_CMD" B R 9300 3000 60
|
|
||||||
F50 "SD_DAT[0..3]" B R 9300 3100 60
|
|
||||||
F51 "ETH_CRS" I R 9300 6700 60
|
|
||||||
F52 "ETH_COL" I R 9300 6800 60
|
|
||||||
F53 "NF_D[0..7]" B R 9300 4050 60
|
|
||||||
F54 "NF_WE_N" O R 9300 3750 60
|
|
||||||
F55 "NF_ALE" O R 9300 3550 60
|
|
||||||
F56 "NF_CLE" O R 9300 3650 60
|
|
||||||
F57 "NF_CS1_N" O R 9300 3450 60
|
|
||||||
F58 "NF_RE_N" O R 9300 3850 60
|
|
||||||
F59 "NF_RNB" B R 9300 3950 60
|
|
||||||
F60 "PROG_CCLK" O R 9300 4400 60
|
|
||||||
F61 "PROG_CSO" O R 9300 4300 60
|
|
||||||
F62 "PROG_MISO[0..3]" B R 9300 4500 60
|
|
||||||
F63 "S6_TCK" I L 5950 7850 60
|
|
||||||
F64 "S6_TDI" I L 5950 7950 60
|
|
||||||
F65 "S6_TDO" O L 5950 8050 60
|
|
||||||
F66 "S6_TMS" I L 5950 8150 60
|
|
||||||
F67 "USBD_VP" B R 9300 5800 60
|
|
||||||
F68 "USBD_SPD" B R 9300 5500 60
|
|
||||||
F69 "USBD_OE_N" B R 9300 5600 60
|
|
||||||
F70 "USBD_RCV" B R 9300 5700 60
|
|
||||||
F71 "USBD_VM" B R 9300 5900 60
|
|
||||||
$EndSheet
|
|
||||||
$Sheet
|
|
||||||
S 10600 6250 1300 1800
|
|
||||||
U 4C4320F3
|
U 4C4320F3
|
||||||
F0 "Ethernet Phy" 60
|
F0 "Ethernet Phy" 60
|
||||||
F1 "eth_phy.sch" 60
|
F1 "eth_phy.sch" 60
|
||||||
F2 "ETH_RXC" O L 10600 6500 60
|
F2 "ETH_RXC" O L 10600 5550 60
|
||||||
F3 "ETH_RST_N" I L 10600 6600 60
|
F3 "ETH_RST_N" I L 10600 5650 60
|
||||||
F4 "ETH_CRS" O L 10600 6700 60
|
F4 "ETH_CRS" O L 10600 5750 60
|
||||||
F5 "ETH_COL" O L 10600 6800 60
|
F5 "ETH_COL" O L 10600 5850 60
|
||||||
F6 "ETH_MDIO" B L 10600 6900 60
|
F6 "ETH_MDIO" B L 10600 5950 60
|
||||||
F7 "ETH_MDC" I L 10600 7000 60
|
F7 "ETH_MDC" I L 10600 6050 60
|
||||||
F8 "ETH_RXD[0..3]" O L 10600 7200 60
|
F8 "ETH_RXD[0..3]" O L 10600 6250 60
|
||||||
F9 "ETH_RXDV" O L 10600 7300 60
|
F9 "ETH_RXDV" O L 10600 6350 60
|
||||||
F10 "ETH_RXER" O L 10600 7400 60
|
F10 "ETH_RXER" O L 10600 6450 60
|
||||||
F11 "ETH_TXC" B L 10600 7500 60
|
F11 "ETH_TXC" B L 10600 6550 60
|
||||||
F12 "ETH_TXD[0..3]" I L 10600 7600 60
|
F12 "ETH_TXD[0..3]" I L 10600 6650 60
|
||||||
F13 "ETH_TXEN" I L 10600 7700 60
|
F13 "ETH_TXEN" I L 10600 6750 60
|
||||||
F14 "ETH_TXER" I L 10600 7800 60
|
F14 "ETH_TXER" I L 10600 6850 60
|
||||||
F15 "ETH_CLK" I L 10600 7900 60
|
F15 "ETH_CLK" I L 10600 6950 60
|
||||||
F16 "ETH_INT" O L 10600 6350 60
|
F16 "ETH_INT" O L 10600 5400 60
|
||||||
$EndSheet
|
$EndSheet
|
||||||
$Sheet
|
$Sheet
|
||||||
S 3600 2700 1100 4000
|
S 3600 850 1100 4000
|
||||||
U 4C421DD3
|
U 4C421DD3
|
||||||
F0 "DDR Banks" 60
|
F0 "DDR Banks" 60
|
||||||
F1 "DRAM.sch" 60
|
F1 "DRAM.sch" 60
|
||||||
F2 "M0_BA[0..1]" I R 4700 5250 60
|
F2 "M0_BA[0..1]" I R 4700 3400 60
|
||||||
F3 "M1_BA[0..1]" I R 4700 3150 60
|
F3 "M1_BA[0..1]" I R 4700 1300 60
|
||||||
F4 "M0_WE#" I R 4700 6550 60
|
F4 "M0_WE#" I R 4700 4700 60
|
||||||
F5 "M0_RAS#" I R 4700 6400 60
|
F5 "M0_RAS#" I R 4700 4550 60
|
||||||
F6 "M1_RAS#" I R 4700 4350 60
|
F6 "M1_RAS#" I R 4700 2500 60
|
||||||
F7 "M1_WE#" I R 4700 4500 60
|
F7 "M1_WE#" I R 4700 2650 60
|
||||||
F8 "M0_CAS#" I R 4700 6300 60
|
F8 "M0_CAS#" I R 4700 4450 60
|
||||||
F9 "M0_CKE" I R 4700 5950 60
|
F9 "M0_CKE" I R 4700 4100 60
|
||||||
F10 "M0_CLK" I R 4700 6050 60
|
F10 "M0_CLK" I R 4700 4200 60
|
||||||
F11 "M0_CLK#" I R 4700 6150 60
|
F11 "M0_CLK#" I R 4700 4300 60
|
||||||
F12 "M0_CS#" I R 4700 4900 60
|
F12 "M0_CS#" I R 4700 3050 60
|
||||||
F13 "M1_CLK#" I R 4700 4100 60
|
F13 "M1_CLK#" I R 4700 2250 60
|
||||||
F14 "M1_CLK" I R 4700 4000 60
|
F14 "M1_CLK" I R 4700 2150 60
|
||||||
F15 "M1_CKE" I R 4700 3900 60
|
F15 "M1_CKE" I R 4700 2050 60
|
||||||
F16 "M1_CAS#" I R 4700 4250 60
|
F16 "M1_CAS#" I R 4700 2400 60
|
||||||
F17 "M0_DQ[0..15]" B R 4700 5050 60
|
F17 "M0_DQ[0..15]" B R 4700 3200 60
|
||||||
F18 "M0_UDM" I R 4700 5700 60
|
F18 "M0_UDM" I R 4700 3850 60
|
||||||
F19 "M0_LDQS" I R 4700 5500 60
|
F19 "M0_LDQS" I R 4700 3650 60
|
||||||
F20 "M0_A[0..12]" I R 4700 5150 60
|
F20 "M0_A[0..12]" I R 4700 3300 60
|
||||||
F21 "M0_LDM" I R 4700 5800 60
|
F21 "M0_LDM" I R 4700 3950 60
|
||||||
F22 "M0_UDQS" I R 4700 5400 60
|
F22 "M0_UDQS" I R 4700 3550 60
|
||||||
F23 "M1_UDQS" I R 4700 3350 60
|
F23 "M1_UDQS" I R 4700 1500 60
|
||||||
F24 "M1_LDM" I R 4700 3750 60
|
F24 "M1_LDM" I R 4700 1900 60
|
||||||
F25 "M1_LDQS" I R 4700 3450 60
|
F25 "M1_LDQS" I R 4700 1600 60
|
||||||
F26 "M1_UDM" I R 4700 3650 60
|
F26 "M1_UDM" I R 4700 1800 60
|
||||||
F27 "M1_CS#" I R 4700 2800 60
|
F27 "M1_CS#" I R 4700 950 60
|
||||||
F28 "M1_A[0..12]" I R 4700 3050 60
|
F28 "M1_A[0..12]" I R 4700 1200 60
|
||||||
F29 "M1_DQ[0..15]" B R 4700 2950 60
|
F29 "M1_DQ[0..15]" B R 4700 1100 60
|
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$EndSheet
|
$EndSheet
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$EndSCHEMATC
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$EndSCHEMATC
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